TSMC لیتوگرافی 2 نانومتری N2 را با وعده 56 درصد عملکرد بهتر از N5 معرفی کرد
اخبار
بزرگنمايي:
سیاست و بازاریابی - شرکت تایوانی TSMC رسماً از لینوگرافی جدید 2 نانومتری (N2) خود رونمایی کرد. هدف از توسعهی این معماری، بهبود عملکرد و کاهش مصرف انرژی تراشهها است و اولین سیستم-روی-چیپهای مبتنیبر این فناوری نیز اواخر سال 2025 روانهی بازار خواهند شد.
TSMC امروز بهطور رسمی از فناوری ساخت N2 (کلاس دو نانومتری) خود رونمایی کرد. این لیتوگرافی، اولین نمونهای است که از ترانزیستورهای اثر میدانی گیت (GAAFETs) استفاده میکند. این معماری ساخت جدید، مزایایی مثل عملکرد بهتر و قدرت بالا ارائه میکند. اولین تراشههای مبتنیبر این لیتوگرافی سال 2025 تولید خواهند شد که البته ازنظر چگالی ترانزیستورها نسبت به نسلهای قبلی، تغییر چشمگیری در آنها دیده نخواهد شد. به گزارش TomsHardware ، معماری N2 شرکت TSMC بهعنوان یک پلتفرم کاملاً جدید، دو نوآوری اساسی بهارمغان میآورد: ترانزیستورهای نانوصفحه (که TSMC آن را GAAFET مینامد) و دوم بهره گرفتن از سیستم قدرت پشتی. این دومزیت هدف یکسانی برای بهبود عملکرد تراشهها در هر وات دنبال میکنند. ترانزیستورهای GAAFET از کانالهایی بهره میبرند که گیتها آنها را از چهار طرف احاطه کردهاند و همین ویژگی باعث کاهش هدررفت انرژی خواهد شد. علاوهبراین، میتوان کانالها را برای ارتقا جریان درایو و بهبود کارایی، افزایش داد یا برای به حداقل رساندن مصرف برق، آنها را فشردهتر کرد. ترانزیستورهای نانوصفحهای از سیستم انتقال قدرت پشتی برای ارائهی توان پردازشی بهتر و کاهش مصرف انرژی، بهره میبرند؛ فناوری جالبی که TSMC آن را یکی از بهترین راهکارهای جلوگیری از مقاومتها در انتهای خط (BEOL) میداند. شایان ذکر است معماری N2 شرکت TSMC بهطور گسترده از لیتوگرافی EUV استفاده میکند.
| N2 درمقابل N3E | N3E درمقابل N5 | N3 درمقابل N5 | N5 درمقابل N7 |
|---|
| بهبود سرعت با مصرف انرژی یکسان | 10 تا 15 درصد | 18 درصد | 10 تا 15 درصد | 15 درصد |
| کاهش مصرف انرژی با فرکانس مشابه | منفی 23 تا 30 درصد | منفی 34 درصد | منفی 25 تا 30 درصد | منفی 30 درصد |
| چگالی تراشه | حدود 1٫1 برابر | 1٫3 برابر | - | - |
| تاریخ آغاز تولید انبوه | نیمهی دوم 2025 | سهماهه دوم و سوم 2023 | نیمهی دوم 2022 | سهماهه دوم 2022 |
بهطورکلی، فرایند N3 TSMC باعث افزایش عملکرد و کاهش مصرف انرژی میشود، اما ازنظر چگالی تفاوت چشمگیری با فرایند نسل قبلی خود ندارد. درمقام مقایسه، چگالی تراشههای مبتنیبر N3E نسبت به N5 حدود 1٫3 برابر است. چگالی تراشه اساساً یک تراشهی فرضی را توصیف میکند که 50 درصد از مدارهای منطقی، 30 درصد از SRAM و 20 درصد دیگر آن از مدارهای آنالوگ تشکیل شده است. طراحیهای مدرن SRAM فشرده هستند مقیاسپذیری کمی دارند؛ از این رو، یک تراشهی N2 درمقایسه با تراشههای مبتنیبر N3E، مقیاسپذیری متوسطی دارد. اگر N2 را با N3S که درواقع نسخهی بهینهسازیشدهی N3 است، مقایسه کنیم، نتیجه حتی کمتر چشمگیر خواهد بود. با توجه به مشخصات ارائهشده، عملکرد تراشههای مبتنیبر معماری N2، با توان مصرفی یکسان تا 56 درصد بهتر از تراشههای مبتنیبر معماری N5 خواهد بود. ازآنجاکه مقیاس تراکم ترانزیستور در معماریهای جدید درحال کاهش است و استفاده از فناوریهای جدیدتر، هزینهی بیشتری برای تراشهسازان دارد، بستههای چندتراشهای در سال آینده، رایجتر خواهند شد زیرا توسعهدهندگان از آنها برای بهینهسازی طراحی و کاهش هزینههای خود بهره خواهند برد.
لینک کوتاه:
https://www.siasatvabazaryabi.ir/Fa/News/239637/